08: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2017, 23.05.2017

Digitaltechnik und Entwurfsverfahren, SS2017, Vorlesung

#Hochschulbildung #Bildung #Vorlesung #Informatik #Digitaltechnik #Entwurfsverfahren #Schaltung #Zahlensysteme #Rechenwerke #Code #Karlsruher Instituts Für Technologie KIT #Video #KIT #Transistor

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In this episode, we delve into the concept of being "qualified" in the workplace, examining who gets labeled as such, who doesn't, and the underlying reasons. We explore "competency checking"—the practice of scrutinizing individuals' abilities—and how it disproportionately affects underrepresented groups, often going unnoticed or unchallenged. Our discussion aims to redefine qualifications in a fair, equitable, and actionable manner. Our guest, Shari Dunn , is an accomplished journalist, former attorney, news anchor, CEO, university professor, and sought-after speaker. She has been recognized as Executive of the Year and a Woman of Influence, with her work appearing in Fortune Magazine, The Wall Street Journal, Ad Age, and more. Her new book, Qualified: How Competency Checking and Race Collide at Work , unpacks what it truly means to be deserving and capable—and why systemic barriers, not personal deficits, are often the real problem. Her insights challenge the narratives that hold so many of us back and offer practical solutions for building a more equitable future. Together, we can build workplaces and communities that don’t just reflect the world we live in, but the one we want to create. A world where being qualified is about recognizing the talent and potential that’s been overlooked for far too long. It’s not just about getting a seat at the table—it’s about building an entirely new table, one designed with space for all of us. Connect with Our Guest Shari Dunn Website& Book - Qualified: https://thesharidunn.com LI: https://www.linkedin.com/today/author/sharidunn TikTok: https://www.tiktok.com/@thesharidunn Related Podcast Episodes: How To Build Emotionally Mature Leaders with Dr. Christie Smith | 272 Holding It Together: Women As America's Safety Net with Jessica Calarco | 215 How To Defy Expectations with Dr. Sunita Sah | 271 Share the Love: If you found this episode insightful, please share it with a friend, tag us on social media, and leave a review on your favorite podcast platform! 🔗 Subscribe & Review: Apple Podcasts | Spotify | Amazon Music…

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08 | 0:00:00 Starten 0:00:16 Was geschah bisher? 0:03:23 Beispiel 0:10:03 Dualer Entwicklungssatz 0:12:20 Deutung:Normalformen 0:18:49 Beispiel:DNF und KNF 0:25:04 DNF/KNF: Kurze Schreibweise 0:26:47 Minimalformen 0:28:12 Disjunktive Minimalform 0:31:39 Konjunktive Minimalform 0:38:30 Funktionsdarstellung im Würfelkalkül 0:44:43 Würfelkalkühl(1) 0:47:25 Würfelkalkül(2) 0:50:13 Würfelkalkül(3) 0:56:10 NAND/NOR-Konversion 0:58:02 NAND-Konvertierung 1:03:08 NAND-Funktion 1:05:50 NOR-Konversion 1:09:37 NAND-Konversion 1:11:31 Realisierung von Schaltnetzen

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Digitaltechnik und Entwurfsverfahren, SS2017, Vorlesung

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24: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2017, 25.07.2017 1:07:42

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24 | 0:00:00 Starten 0:00:08 Beispiel Folgenerkenner 0:01:37 Speziell Schaltwerkbausteine 0:03:35 Register 0:05:02 4-Bit-Register aus D-Flipflops mit Freigabesignal 0:08:04 Schieberegister 0:10:21 Serienparallelwandlung 0:11:38 Schieberegister mit parallelen Eingängen 0:13:13 Schieberegister: Division/Multiplikation mit 2 0:14:02 Schieberegister: Umlaufspeicher/Ringzähler 0:15:07 Konkreter Baustein: 74LS194 0:16:10 Betriebsarten des Schieberegisters 0:18:11 Zähler 0:20:03 Grundlegendes Übergangsdiagramm 0:21:35 Schaltsymbole 0:22:10 Beispiel: synchroner 3-stelliger Dualzähler 0:25:53 Herleitung 0:34:17 Asynchrone Zähler (Ripple Counter) 0:40:56 Nachteile asynchroner Zähler 0:42:21 Partitionieren 0:43:11 Programmierbare Bausteine 0:44:05 NAND-Gatter im Gate-Array-Entwurfsstil 0:48:18 Aufbau eines MPGA (ASIC) 0:48:52 MPGA & ASIC: Vor- und Nachteile 0:49:40 Prinzipieller Aufbau eines FPGAs 0:50:50 Xilinx Virtex FPGA Model 0:51:26 FPGAs und MPGAs 0:53:07 Der Entwurfsprozess mit FPGAs 0:53:42 Entwurf mit FPGAs 0:58:02 Schaltnetz und Schaltsymbol 0:58:20 Serielle Addition (Papier- und Bleistift-Methode) 1:00:07 Carry-Ripple-Addierer 1:00:43 Schaltbild: n-Bit Carry-ripple Addierer 1:01:23 Probleme 1:02:46 Carry-Lookhead-Addierer 1:03:07 Berechnung der Überträge aus den Eingangsvariablen 1:05:44 Kaskadierung zweier 4-Bit Carry-Lookhead-Addierer…

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25: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2017, 27.07.2017 1:23:09

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25 | 0:00:00 Starten 0:00:08 Rechnerarithmetik 0:01:15 Wiederholung: Halb- und Volladdierer 0:03:13 Wiederholung: Serielle Addition 0:05:52 Wiederholung n-Bit Carry-ripple Addierer 0:08:03 Wiederholung: 3-Bit-Carry-Lookhead-Addierer 0:10:42 BCD-Addierer 0:11:04 BCD-Code 0:12:18 BCD-Addition 0:13:48 Beispiel 0:17:19 Bestandteile BCD-Addierer 0:17:49 Funktionstabelle für die BCD-Addition 0:20:29 Herleitung BCD-Addierer 0:20:57 BCD-Addierer für eine Tetrade 0:22:55 Subtraktion 0:23:13 Subtraktion durch Addition des Zweierkomplements 0:24:45 Subtraktion von Zweierkomplementzahlen 0:25:29 Sonderfälle 0:30:15 Überlauferkennung 0:30:45 Multiplikation und Division 0:33:53 Multiplikation von Gleitkommazahlen 0:35:49 Papier und Bleistift Methode 0:37:57 Vorzeichen-Betrag-Zahlen 0:38:31 Partial Product Sum (PP)-Methode 0:41:42 Beispiel 0:45:18 Datenfluss des seriellen Multiplizierers 0:48:09 Parallele Multiplikation 0:50:27 UND-Matrix: 3-Bit Parallelmultiplizierer 0:51:33 3-Bit-Parallelmultiplizierer 0:53:25 Multiplizierer für Festkomma-Zahlen 0:56:07 Multiplikationsalgorithmus 0:57:45 Implementierung 1:00:08 Beispiel zur Multiplikation Betrag mit Vorzeichen 1:09:41 Multiplizierer (Betrag mit Vorzeichen) 1:09:53 Multiplizierer (Zweierkomplement) 1:10:13 Beispiel 1:14:04 Division 1:16:00 Manuelle Division 1:17:37 Blockschaltbild für sequentiellen Dividierer 1:18:34 Beispiel: Division mit verschobener Rückaddition 1:20:23 Pentium Bug 1:21:58 Register-Transfer-Ebene…

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23: Digitaltechnik und Entwurfsverfahren, Übung, SS 2017, 20.07.2017 1:28:20

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23 | 0:00:00 Starten 0:00:10 Schaltwerke 0:01:36 Beispiel: Datenpfad für die MIPS-Architektur 0:03:48 Zustandsautomat (DLX Pipeline) 0:04:37 Entwurf von Schaltwerken 0:06:13 Kodierte Ablauftabelle 0:09:57 Flipflop-Ansteuertabellen 0:12:25 Herleitung der Ansteuertabellen 0:14:03 Aufgabe 1 0:15:17 Aufgabe 1.1 0:21:05 Automatengraph 0:26:20 Zustandskodierung 0:29:03 Kodierte Ablauftabelle 0:36:40 Ansteuerfunktionen 0:39:28 Aufgabe 1.4 0:46:01 Methode des Koeffizientenvergleichs 0:56:04 Aufgabe 1.5 0:56:52 Verläufe der Signale 1:00:26 Aufgabe 1.6 1:02:32 Schaltwerkanalyse 1:03:33 Aufgabe 2 1:07:17 Kodierte Ablauftabelle 1:09:33 Automatengraph 1:10:40 Aufgabe 3 1:12:04 Automatengraph 1:13:41 Kodierte Ablauftabelle 1:18:05 Schaltung 1:19:15 Zähler mit RS-Flipflops 1:19:55 Zähler mit JK-Flipflops 1:20:29 Aufgabe 4 1:21:05 Geldwechselautomat 1:21:41 Zustände und Automathengraph 1:24:22 Kodierungen Der Inhalt der Lehrveranstaltung umfasst die Grundlagen der Informationsdarstellung, Zahlensysteme, Binärdarstellungen negativer Zahlen, Gleitkomma-Zahlen, Alphabete, Codes; Rechnertechnologie: MOS-Transistoren, CMOS-Schaltungen; formale Schaltungsbeschreibungen, boolesche Algebra, Normalformen, Schaltungsoptimierung; Realisierungsformen von digitalen Schaltungen: Gatter, PLDs, FPGAs, ASICs; einfache Grundschaltungen: FlipFlop-Typen, Multiplexer, Halb/Voll-Addierer; Rechenwerke: Addierer-Varianten, Multiplizier-Schaltungen, Divisionsschaltungen; Mikroprogrammierung. Lehrinhalt: Der Inhalt der Lehrveranstaltung umfasst die Grundlagen der Informationsdarstellung, Zahlensysteme, Binärdarstellungen negativer Zahlen, Gleitkomma-Zahlen, Alphabete, Codes; Rechnertechnologie: MOS-Transistoren, CMOS-Schaltungen; formale Schaltungsbeschreibungen, boolesche Algebra, Normalformen, Schaltungsoptimierung; Realisierungsformen von digitalen Schaltungen: Gatter, PLDs, FPGAs, ASICs; einfache Grundschaltungen: FlipFlop-Typen, Multiplexer, Halb/Voll-Addierer; Rechenwerke: Addierer-Varianten, Multiplizier-Schaltungen, Divisionsschaltungen; Mikroprogrammierung.…

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22: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2017, 18.07.2017 1:29:12

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22 | 0:00:00 Starten 0:00:18 RS-Flipflop 0:03:18 Pegelgesteuertes RS-Latch 0:06:17 D-Latch 0:08:36 Taktflankengesteuertes D-Flipflop 0:11:20 Einflankengesteuertes D-Flipflop 0:13:48 Nebenbetrachtung 0:18:45 D-Flipflops 0:20:45 Zur Erinnerung 0:22:15 Schaltwerke mit D-Flipflop 0:24:17 Schaltwerke mit D-Latches 0:27:42 Zusatzbetrachtung für flankengesteuerte Flipflops 0:30:01 Setzeit (Setup-) und Haltezeit (Hold-Time) 0:32:10 Zweiflankengesteuerte Flipflops 0:34:43 Zweiflankengesteuertes D-Flipflop 0:40:58 JK-Flipflop 0:51:13 Ansteuertabelle 0:56:51 Beispiel: Asynchron rücksetzbares JK-Flipflop 1:01:21 T-Flipflop 1:03:27 T-Flipflop: Ansteuertabelle 1:04:04 Zusammenfassung Flipflops 1:06:54 Entwurf synchroner Schaltwerke 1:08:20 Serienaddierer 1:12:08 Blockschaltbild des Serienaddierers 1:12:55 Automatengraph 1:17:00 Wahl der Zustandskodierung 1:17:58 Zustandskodierung beim Serienaddierer 1:18:53 Kodierte Ablauftabelle 1:22:33 Anmerkungen 1:23:42 Ansteuerung des Flipflops 1:25:04 Minimierte Ausgangs- und Ansteuernetze 1:26:49 Realisierung des Serienaddierers Der Inhalt der Lehrveranstaltung umfasst die Grundlagen der Informationsdarstellung, Zahlensysteme, Binärdarstellungen negativer Zahlen, Gleitkomma-Zahlen, Alphabete, Codes; Rechnertechnologie: MOS-Transistoren, CMOS-Schaltungen; formale Schaltungsbeschreibungen, boolesche Algebra, Normalformen, Schaltungsoptimierung; Realisierungsformen von digitalen Schaltungen: Gatter, PLDs, FPGAs, ASICs; einfache Grundschaltungen: FlipFlop-Typen, Multiplexer, Halb/Voll-Addierer; Rechenwerke: Addierer-Varianten, Multiplizier-Schaltungen, Divisionsschaltungen; Mikroprogrammierung. Lehrinhalt: Der Inhalt der Lehrveranstaltung umfasst die Grundlagen der Informationsdarstellung, Zahlensysteme, Binärdarstellungen negativer Zahlen, Gleitkomma-Zahlen, Alphabete, Codes; Rechnertechnologie: MOS-Transistoren, CMOS-Schaltungen; formale Schaltungsbeschreibungen, boolesche Algebra, Normalformen, Schaltungsoptimierung; Realisierungsformen von digitalen Schaltungen: Gatter, PLDs, FPGAs, ASICs; einfache Grundschaltungen: FlipFlop-Typen, Multiplexer, Halb/Voll-Addierer; Rechenwerke: Addierer-Varianten, Multiplizier-Schaltungen, Divisionsschaltungen; Mikroprogrammierung.…

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21: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2017, 13.07.2017 1:29:33

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21 | 0:00:00 Starten 0:00:16 Wiederholung: Schaltwerke 0:01:20 Wiederholung: Einfacher Speicher 0:07:07 Zustandskodierung 0:08:05 Willkürlich gewählte Zustandskodierung 0:11:04 Wechsel von Zustand 0 zu Zustand 3 0:12:29 Mögliche Fälle eines Wettlaufs 0:15:37 Kritischer Wettlauf 0:17:58 Wettlauffreie Zustandskodierung 0:19:17 Anmerkungen 0:20:29 Erregungsmatrix 0:21:05 Ausgabe- und Übergangsschaltnetze 0:24:32 Schaltbild des Speichers 0:26:25 Das asynchrone RS-Flipflop 0:29:38 Probleme asynchroner Schaltwerke 0:33:17 Analyse asynchroner Schaltwerke 0:50:33 Genauere Analyse eines Übergangs 0:55:44 Verhalten des Flipflops bei Auftreten des Hasardfehlers 1:00:02 Flipflops als Zustandsspeicher 1:02:24 Asynchrones RS-Flipflop 1:04:07 Pegelgesteuertes RS-Latch 1:06:56 Ansteuertabelle (RS-Flipflop) 1:08:44 Herleitung der Ansteuertabelle 1:14:08 D-Flipflop 1:16:21 D-Latch 1:18:01 Ansteuertabelle D-Latch 1:18:29 Pegelgesteuertes synchrones D-Flipflop 1:20:08 Taktflankengesteuertes D-Flipflop 1:26:00 Einflankengesteuertes D-Flipflop 1:27:18 Nebenbetrachtung…

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20: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2017, 11.07.2017 1:17:24

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20 | 0:00:00 Starten 0:01:33 Schaltwerke 0:02:39 Einleitung 0:06:42 Formale Grundlagen 0:08:34 Arbeitsweise 0:09:41 Mealy- und Moore-Automat 0:11:33 Moore-Automat vs. Mealy-Automat 0:13:41 Unterschiede im Verhalten der beiden Automaten 0:15:49 Formalisierte Beschreibung 0:16:53 1. Zeitdiagramm 0:22:02 2. Ablauftabelle 0:26:36 3. Automatentabelle 0:30:59 4. Automatengraph 0:35:21 Zustandsspeicher 0:35:57 Beispiel: Rückgekoppeltes NOR-Gatter 0:43:30 Definitionen 0:44:21 Pegelsteuerung 0:45:27 Flankensteuerung 0:47:22 Synchrone Schaltwerke vs. Asynchrone Schaltwerke 0:52:12 Entwurf asynchroner Schaltwerke 0:54:09 Beispiel: Einfacher Speicher 0:57:25 Aufstellen des Automatengraphen 0:58:49 Automatengraph des einfachen Speichers 1:02:42 Übertragen des Automatengraphen in die Automatentafel 1:04:30 Stabilitätskriterium 1:07:49 Mögliche Formen eines Zustandsübergangs 1:12:42 Binäre Zustandskodierung 1:14:06 Willkürlich gewählte Zustandskodierung…

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19: Digitaltechnik und Entwurfsverfahren, Übung, SS 2017, 06.07.2017 1:15:08

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19 | 0:00:00 Starten 0:01:20 Totzeitmodell 0:05:11 Hasardfehler - Hasard 0:06:29 Hasardbehaftete Übergänge 0:07:02 Klassifizierung von Übergängen 0:07:29 Zusammenfassung 0:08:58 Aufgabe 1 0:10:49 Schaltfunktion und Strukturausdruck 0:50:44 Behebung dynamische Strukturhasards bei Mehrvariablen-Wechsel 0:53:17 Aufgabe 2 1:06:13 Aufgabe 3…

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18: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2017, 04.07.2017 1:18:21

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18 | 0:00:00 Starten 0:00:20 Wdh. Hasardfehler-Hasard 0:02:19 Wdh.Totzeitmodell 0:06:54 Hasardbehaftete Übergänge 0:09:40 Trennung von Verzögerungs- und Verknüpfungsteil 0:11:47 Schaltfunktion und Strukturausdruck 0:15:00 Klassifizierung von Übergänge 0:15:51 Funktionshasard-Strukturhasard 0:16:47 Analyse von Hasards 0:18:03 Erkennen eines Funktionshasards 0:19:14 Erkennen eines Funktionshasards 0:27:14 Erkennen eines Funktionshasards: Bespiel 1 0:30:35 Erkennen eines Funktionshasards: Beispiel 2 0:35:02 Erkennen eines Strukturhasards 0:35:32 Ekennen eines Strukturhasards: Beispiel 1 0:36:18 Das strukturspezifische KV-Diagramm 0:43:03 Anderer Übergang im gleichen Schaltnetz 0:47:56 Zeitbedingungen für Hasardfehler 0:50:49 Zeitbedingungen 0:51:42 Beheben von Hasards 0:52:51 Beheben von Funktionshasards 0:53:54 Beheben von Strukturhasards 0:55:34 Behebung statischer 1-Strukturhasards 1:03:05 Behebung statischer 0-Strukturhasards 1:03:51 Satz von Eichelberger 1:09:12 Behebung dynamischer Strukturhasards 1:14:27 Wieso funktioniert dieses Verfahren? 1:15:34 Regel für zweistufige Schaltnetze in konjunktiver Form 1:15:52 Weitere Modelle und Methoden…

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17: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2017, 29.06.2017 1:21:12

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17 | 0:00:00 Starten 0:00:08 Programmable Logic Array (PLA) 0:01:37 Schematische Darstellung eines LPA 0:06:38 Bündelminimierung 0:07:32 FPLA und PAL 0:11:01 Kapitel 3.4: Laufzeiteffekte 0:12:09 Realer und idealer Signalverlauf (Inverter) 0:15:00 Modellierung von Laufzeiteffekten 0:15:27 Kapitel 3.4.1: Das Totzeitmodell 0:20:24 Zeit-Diagramm 0:55:27 Pfadvektor und Strukturausdruck 1:03:54 3.4.2 Begriffe: Eingabewechsel, Übergang 1:14:46 Statischer 0-Hasard 1:15:55 Statischer 1-Hasard 1:16:15 Dynamischer 01-Hasard 1:16:54 Dynamischer 10-Hasard 1:19:36 Klassifizierung von Laufzeiteffekten…

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16: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2017, 27.06.2017 1:28:36

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16 | 0:00:00 Starten 0:00:12 Consensus-Verfahren 0:00:36 Aufgabe 5 0:09:47 DMF 0:11:25 Überdeckungstabelle 0:14:28 Nelson-Verfahren 0:15:00 Aufgabe 6 0:18:20 Bündelminimierung 0:19:06 Funktionen einzeln minimieren 0:20:37 Funktionen gemeinsam minimieren 0:24:29 Wdh. Multiplexer 0:28:45 Realisierung von logischen Funktionen mittels Multiplexer 0:30:06 Implementierungstabelle 0:31:18 Beispiel 0:35:39 Shannonscher Entwicklungsansatz 0:38:00 Beispiel 0:39:59 Demultiplexer / Dekoder 0:48:00 Realisierung logischer Funktionen durch Dekoder 0:48:52 Realisierung 0:50:28 Realisierung mittels Speicherbausteinen 0:51:58 Schematischer Aufbau eines Speicherbausteins 0:55:02 Speicherwerk im Rechner 0:56:10 Speicherwerk: Allgemeine Struktur 0:57:23 Beispiel 1:00:26 Organisation von Speicherbausteinen 1:02:11 Beispiel 1:05:58 Lösung 1:08:00 Speichertypen 1:10:06 Festwertspeicher 1:14:14 RAM (Random Access Memory) 1:14:41 Statische RAM-Speicherzelle 1:22:37 Dynamische RAM-Speicherzelle…

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15: Digitaltechnik und Entwurfsverfahren, Übung, SS 2017, 22.06.2017 1:30:13

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15 | 0:00:00 Starten 0:00:21 Einführung und Inhalt 0:00:51 Vorgehensweise bei Minimieren 0:03:02 KV-Diagramm 0:05:44 Aufgabe 1 0:15:56 Aufgabe 2 0:21:41 DMF mit KV-Diagramm 0:29:12 Quine-McCluskey-Verfahren 0:34:33 Aufgabe 3 0:35:09 Bestimmung der Primimplikanten 0:47:51 Bestimmung der DMF 0:59:43 Konjunktive Minimalform 1:04:49 Aufgabe 4 1:12:09 Das Überdeckungsproblem 1:16:50 Consensus-Verfahren 1:17:57 Aufgabe 5…

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14: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2017, 20.06.2017 1:30:31

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14 | 0:00:00 Starten 0:01:19 Consensus-Verfahren 0:01:36 Wdh. Funktionsdarstellung im Würfelkalkül 0:02:39 Wdu. Würfelkalkül 0:04:57 mWdh.: Überdeckung eines Würfels 0:05:48 Wdh.: Schnitt zweier Würfel 0:07:22 Consensus-Verfahren: Motivation 0:09:18 Consensus-Regel 0:14:11 Consensus-Würfel 0:21:50 Sonderfälle bei der Consesus-Bildung 0:24:04 Anwendung der Consensusbildung auf den Schaltnetzentwurf 0:26:11 Consensus-Verfahren 0:40:43 Weitere Anwendungen der Consensus-Bildung 0:43:40 Nelson-Verfahren 0:52:43 Vorgehensweise beim Minimieren 0:55:42 Vergleich der Verfahren 0:58:10 Erweiterter Minimierungssatz 1:00:41 Beispiel Bündelminimierung 1:03:54 Beispiel: Primkoppelterm 1:05:18 Allgemeine Problematik 1:06:51 Heuristische Verfahren zur Logikminimierung 1:07:30 der ESPRESSO-Algorithmus 1:11:13 Letzter Schritt beim Logikentwurf 1:13:45 Kapitel 3.3.3 Spezielle Strukturen 1:14:11 Komplexe Bausteine 1:15:13 Multiplexer 1:16:16 2:1-Multiplexer 1:22:21 Charakteristische Gleichung eines Multiplexers 1:25:18 Beispiel 1:30:03 Shannonscher Entwicklungssatz…

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13: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2017, 13.06.2017 1:25:40

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13 | 0:00:00 Starten 0:00:17 Wdh. KV-Diagramm 0:14:30 Bestimmung einer konjunktiven Minimalform aus dem KV-Diagramm 0:23:39 Unvollständig definierte Funktionen 0:38:22 Zusammenfassung: Graphische Minimierung 0:40:19 Übersicht Minimierungsverfahren 0:40:53 Das Quine-McCluskey-Verfahren 0:43:09 Beispiel: Das Quine-McCluskey-Verfahren 0:44:29 Das Quine-McCluskey-Verfahren: Prinzipielle Vorgehensweise 0:50:50 Quine-McCluskey-Verfahren: Bestimmung der Primimplikanten 1:10:51 Auswahl einer minimalen Anzahl von Primimplikanten 1:16:37 Systematischer Ansatz 1:17:03 Überdeckungsfunktion 1:20:50 Spalten-und Zeilendominanz 1:24:39 Überdeckungsfunktion des Beispiels 1:24:58 Übersicht Minimierungsverfahren…

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12: Digitaltechnik und Entwurfsverfahren, Übung, SS 2017, 08.06.2017 1:17:26

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12 | 0:00:00 Starten 0:00:08 3. Übung 0:00:42 CMOS 0:08:19 Schaltsymbole für MOSFETs 0:10:42 Aufgabe 1 0:19:40 Aufgabe 2 0:23:02 Schaltfähigkeiten von nMOS and pMOS 0:26:02 Transmission-Gate 0:28:31 Aufgabe 3 0:42:51 Prinzipieller Aufbau einer CMOS Schaltung für n-stellige Boolesche Funktion 0:43:53 Aufgabe 4 0:51:13 AND-OR-Inverter 0:57:26 Aufgabe 5 1:06:56 Aufgabe 6…

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11: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2017, 06.06.2017 1:29:02

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